Laporan Bab 7 RANGKAIAN ARITMATIKA (ADDER)

RANGKAIAN ARITMATIKA (ADDER)

HALF ADDER

HALF ADDER adalah suatu rangkaian penjumlahan system bilangan biner yang paling sederhana. Rangkaian ini hanya dapat digunakan untuk operasi penjumlahan data bilangan biner sampai 1 bit, saja. Rangkaian Half Adder memiliki 2 terminal input untuk 2 variabel bilangan biller clan 2 terminal output, yaitu SUMMARY OUT (SUM) dan CARRY OUT(CARRY).

Pada prisipnya suatu rangkaian Half Adder dapat digambarkan sebagai berikut:

Skema Gerbang Hafl Adder

FULL ADDER

FULL ADDER dapat digunakan untuk menjumlahkan bilangan bilangan biner yang lebih dari 1 bit. Penjumlahan bilangan bilangan biner sama halnya dengan penjumlahan bilangan decimal dimana hasil penjumlahan terbagi menjadi 2 bagian , yaitu SUMMARY (SUM) clan CARRY, apabila hasil penjumlahan pada suatu tingkat atau kolom melebihi nilai maksimum maka output CARRY akan berada pada keadaan logika 1.

Gambar skema full adder.

Skema Gerbang Full Adder

PERCOBAAN

Alat yang digunakan

Digital Trainer NX-4 Plus

IC 74LS86

IC 74LS32

IC 74LS040

IC 74LS08

Kabel Jumper

Rangkaian perobaan

a. Half Adder

Skema gerbang percobaan Half Adder

Skema pengkabelan percobaan Half Adder

Table kebenaran percobaan Half Adderb

b.Full Adder

Skema gerbang percobaan full Adder

Skema pengkabelan percobaan Full Adder

Table kebenaran percobaan Full Adder


TUGAS

1. Menentukan Nilai Half Adder

2. Menentukan nilai Full Adder

Half Subtractor adalah suatu rangkaian yang dapat digunakan untuk melakukan operasi pengurangan data-data bilangan biner hingga 1 bit saja. Half subtractor memiliki 2 terminal input untuk 2 variabel bilangan biner dan 2 terminal output, yaitu SUMMARY OUTPUT (SUM) dan BORROW OUTPUT (BORROW). Persamaan logika dari Half Subtractor adalah :

SUM = A.B' + A'.B

BORROW = A'.B

Full Subtraktor digunakan untuk melakukan operasi pengurangan bilangan biner yang lebih dari 1 bit. Dengan 3 terminal input yang dimilikinya, yaitu terminal terminal BORROW input, maka rangkaian ini mampu melakukan operasi pengurangan logika dengan 8 variasi keadaan dari input inputnya.